| Das UALink Consortium unter der Führung von Branchenriesen revolutioniert KI und HPC mit der UALink 200G 1.0-Spezifikation, wie auf der IT Press Tour vorgestellt. | The UALink Consortium, led by industry giants, is revolutionizing AI and HPC with the UALink 200G 1.0 Specification as shown at IT Press Tour. |
| Kurtis Bowman, Vorstandsvorsitzender des UALink Consortiums und Direktor für Architektur und Strategie bei AMD, erklärte auf der IT Press Tour: „UALink ist die einzige speichersemantische Lösung für Scale-up-KI, die für geringeren Stromverbrauch, geringere Latenz und geringere Kosten optimiert ist und gleichzeitig die effektive Bandbreite erhöht.“
UALink ist ein offener Industriestandard für Scale-up-Verbindungen, der die Konnektivität von Rechenzentren revolutionieren wird. UALink ist speziell auf den Austausch mit extrem hoher Bandbreite und geringer Latenz zwischen homogenen beschleunigten Rechengeräten zugeschnitten und der Schlüssel zu einer neuen Ära der Recheneffizienz. UALink ist ein offener Interconnect-Standard, der die Marktnachfrage nach fortschrittlicher Kommunikation zwischen KI-Beschleunigern erfüllt. Das UALink-Konsortium wurde mit dem Ziel gegründet, technische Spezifikationen für Interconnects zu entwickeln, die direkte Lade-, Speicher- und atomare Operationen zwischen KI-Beschleunigern ermöglichen. UALink ist Vorreiter bei Innovationen in den Bereichen künstliche Intelligenz und maschinelles Lernen und bietet einen offenen Ökosystem-Pfad zu einer dedizierten Beschleuniger-Interconnect, die das allgegenwärtige Ethernet-Ökosystem nutzt. Durch die Integration von UALink-Switches können Beschleuniger mit UALink-Fähigkeit den Scale-up-Bereich erweitern und Multi-Node-Beschleuniger-Pods mit extrem hoher Bandbreite schaffen. UALink ermöglicht außerdem ein einfaches Softwaremodell, indem es Lade-/Speicheroperationen über einen gesamten Pod mit bis zu 1024 Beschleunigern unterstützt. Die vom UALink-Konsortium entwickelten Technologien werden einen nachhaltigen Einfluss haben und die Leistung, Benutzerfreundlichkeit und Gesamtbetriebskosten anspruchsvoller KI- und HPC-Anwendungen der Zukunft verbessern. Das Ultra Accelerator Link (UALink) Consortium, das im Oktober 2024 gegründet wurde, ist eine offene Industrie-Standardgruppe, die sich der Entwicklung der UALink-Spezifikationen widmet, einer Hochgeschwindigkeits-Scale-up-Beschleuniger-Verbindungstechnologie, die die Leistung von KI- und HPC-Clustern der nächsten Generation verbessert. Das Konsortium wird von einem Vorstand geleitet, der sich aus führenden Unternehmen der Branche zusammensetzt: Alibaba, AMD, Apple, Astera Labs, AWS, Cisco, Google, HPE, Intel, Meta, Microsoft und Synopsys. Das Konsortium entwickelt technische Spezifikationen, die bahnbrechende Leistungen für neue KI-Anwendungsmodelle ermöglichen und gleichzeitig ein offenes Ökosystem für Beschleuniger in Rechenzentren unterstützen. Die Schwerpunkte von UALink:
UALink 1.0-Spezifikation – jetzt verfügbar Die UALink 200G 1.0-Spezifikation, die eine Verbindung mit geringer Latenz und hoher Bandbreite für die Kommunikation zwischen Beschleunigern und Switches in KI-Computing-Pods definiert, ist jetzt verfügbar. Die UALink 1.0-Spezifikation ermöglicht eine skalierbare Verbindung mit 200 G pro Lane für bis zu 1.024 Beschleuniger innerhalb eines KI-Computing-Pods und bietet damit die offene Standard-Verbindung für die Leistung von KI-Clustern der nächsten Generation. Ultra Accelerator Link™ (UALink™) ist ein neuer Industriestandard, der skalierbare Verbindungen für KI-Workloads der nächsten Generation ermöglicht. Die UALink 200G 1.0-Spezifikation wurde ursprünglich von den Mitgliedern der UALink Consortium Promoter Group von Alibaba, AMD, Apple, Astera Labs, AWS, Cisco, Google, HPE, Intel, Meta, Microsoft und Synopsys entwickelt und wird nun auch von mehr als 70 Contributor- und Adopter-Mitgliedern unterstützt und übernommen. KI-Modelle wachsen rasant und erfordern eine höhere Rechen-, Speicher- und Verbindungsleistung. Die Kosten und die Komplexität der Bereitstellung zuverlässiger Scale-up-Lösungen stellen eine erhebliche Belastung für die gesamte Branche dar. Scale-up-Lösungen sind entscheidend für die Verteilung von KI-Modellen auf einen Pod mit Hunderten von Beschleunigern. In der Branche besteht eine wachsende Nachfrage nach standardbasierten Scale-up-Netzwerklösungen für Trainings- und Inferenz-Workloads. Die Mission des UALink-Konsortiums ist es, einen offenen Standard zu etablieren, um eine skalierbare, leistungsstarke, ausfallsichere und kostengünstige Netzwerklösung für Scale-up-Verbindungen bereitzustellen. UALink wurde entwickelt, um Scale-up-Lösungen bereitzustellen, die hinsichtlich Fläche, Latenz und Leistung optimiert sind und folgende Merkmale aufweisen
UALink ermöglicht eine skalierbare Interconnect-Leistung, die mit dem Wachstum von Rechenleistung, Speicherbandbreite und Kapazität Schritt hält. Die Skalierbarkeit der Interconnect-Leistung wird durch die Unterstützung von Multi-Node-Systemen und einem Multi-Plane-Switching-Ökosystem erreicht. Die UALink 1.0-Spezifikation definiert Protokolle und Schnittstellen für die Kommunikation zwischen Beschleunigern mit geringer Latenz. Die UALink 1.0-Spezifikation unterstützt eine maximale Datenrate von 200 GT/s pro Lane. Die Signalrate ist mit 212,5 GT/s höher, um die von Ethernet Layer 1 für Forward Error Correction Code (FEC) und zusätzliche Layer 1-Codierung benötigte Bandbreite zu berücksichtigen. UALink-Lanes können in verschiedene Gruppierungen konfiguriert werden: eine Single-Lane-Verbindung (x1-Verbindung), eine Dual-Lane-Verbindung (x2-Verbindung) oder eine Quad-Lane-Verbindung (x4-Verbindung). Eine Gruppe von vier Lanes bildet eine Station, die eine maximale Bandbreite von jeweils 800 Gbit/s in der Sende- (TX) und Empfangsrichtung (RX) bietet. Die Anzahl der Beschleuniger und die jedem Beschleuniger zugewiesene Bandbreite können skaliert werden, um den Anforderungen von KI-Anwendungen gerecht zu werden. Ein Pod kann in virtuelle Pods unterteilt werden. Ein virtueller Pod ist eine Gruppe von einem oder mehreren Beschleunigern im Pod, die untereinander kommunizieren können, jedoch nicht mit anderen Beschleunigern im Pod. Der Pod kann durch Aufteilung der Switches in nicht überlappende Untergruppen von Ports auf jedem Switch in virtuelle Pods unterteilt werden. Die Ports innerhalb einer Teilmenge können miteinander kommunizieren, jedoch nicht mit Ports außerhalb der Teilmenge. Switches bieten Mechanismen zur Konfiguration von Partitionen. Alle Beschleuniger in einem Pod haben eine eindeutige Beschleuniger-ID, unabhängig von der Aufteilung in virtuelle Pods. Ein UALink-Stack umfasst ▪ Protokollschicht ▪ Transaktionsschicht ▪ Datenverbindungsschicht ▪ Physikalische Schicht Nachrichten zwischen Beschleunigern werden über UALink übertragen. UALink ist ein symmetrisches Protokoll, das sowohl im Sende- als auch im Empfangspfad denselben Satz von Nachrichten und Kanälen unterstützt. Diese Nachrichten durchlaufen mehrere Funktionsschichten des UALink-Stacks. Der UALink-Stack besteht aus einem unabhängigen UPLI (UALink Protocol Layer Interface) Originator und einem unabhängigen UPLI Completer sowie Logikeinheiten zur Implementierung der UALink-Protokollschichten. Der Completer und der Originator sind mit einer Transportschicht (TL) verbunden. Die TL wandelt die Protokollkanäle in einen TL-Flit um, der an die Datenverbindungsschicht (DL) weitergeleitet wird. In ähnlicher Weise empfängt die TL einen TL-Flit von der DL, der in die UPLI-Protokollkanäle entpackt wird, die vom Completer und Originator empfangen werden. Eine Completer-Schnittstelle empfängt Anfragen von Peer-Beschleunigern und sendet Antworten zurück. Eine Originator-Schnittstelle initiiert Anfragen an Remote-Beschleuniger und empfängt im Gegenzug Antworten. Der UALink DL empfängt mehrere TL-Flits, fügt CRC-Schutz (Cyclic Redundancy Check) und einen Header zum Flit hinzu, um einen DL-Flit zu bilden, und leitet den DL-Flit an die UALink Physical Layer (PL) weiter. In ähnlicher Weise kann die DL DL-Flits von der PL empfangen, den CRC und den Header aus dem Flit entfernen und TL-Flits bilden, die an die TL weitergeleitet werden. Der UALink PL empfängt DL-Flits und erzeugt ein Codewort mit FEC-Codierung, das serialisiert und über eine serielle Verbindung übertragen wird. Der PL kann auch ein serialisiertes Codewort mit FEC von einem Verbindungspartner auf einem Switch oder Beschleuniger empfangen, um eine FEC-Decodierung durchzuführen und dieses in einen DL-Flit umzuwandeln. Physikalische Schicht (PL) Der UALink PHY basiert auf 802.3 Ethernet PHY. UALink ist für eine, zwei oder vier serielle Lanes mit einer seriellen Rate von 212,5 G (200GBASE-KR1/CR1, 400GBASE-KR2/CR2, 800GBASE-KR4/CR4) sowie für eine Option mit niedrigerer serieller Rate von 106,25 G (100GBASE-KR1/CR1, 200GBASE-KR2/CR2, 400GBASE-KR4/CR4). Die PCS (Physical Coding Sublayer)/PMA (Physical Medium Attachment Interface) arbeitet in zusätzlichen Codewort-Interleave-Modi mit reduziertem Interleave, um eine bessere FEC-Latenz auf Kosten einer verringerten Burst-Fehlerkorrektur zu erreichen. Die PMD ist gegenüber 802.3 unverändert. Auto Negotiation und Link Training (AN/LT) sind gegenüber 802.3 unverändert. Die 64B/66B-Codierung ist eine Untergruppe dessen, was 802.3 unterstützt. PCS und RS (Reconciliation Layer – eine Schnittstelle zwischen PCA und DL) erfordern zusätzliches Verhalten, um DL-Flits mit Codewörtern zu synchronisieren, sodass 640-Byte-Flits aus dem DL genau in ein RS-Codewort (544, 514) passen. Dies optimiert die Latenz und minimiert Wiederholungs-Flits. Die DL generiert einen CRC als Teil jedes 640-Byte-DL-Flits. Datenverbindungsschicht (DL) Die Datenverbindungsschicht befindet sich zwischen der Transaktionsschicht und der physikalischen Schicht. Die Datenverbindungsschicht packt 64-Byte-Flits aus der Transaktionsschicht in 640-Byte-Flits für die physikalische Schicht. Die Datenverbindungsschicht bietet auch einen Nachrichtendienst zwischen Verbindungspartnern, der in der Datenverbindungsschicht beginnt und endet. Der Nachrichtendienst wird für die Bekanntgabe der Transaktionsschichtrate, die Abfrage der Geräte- und Port-ID auf dem verbundenen Verbindungspartner und andere Funktionen verwendet. Der Nachrichtendienst bietet auch eine UART-Kommunikation (Universal Anonymous Receiver Transmitter) zwischen Verbindungspartnern, die für die F/W-Kommunikation (Firmware) vorgesehen ist. Die Wiederholung auf Verbindungsebene erfolgt auf Basis von 640-Byte-Flits. Ein 32-Bit-CRC wird berechnet, überprüft und als Teil des 640-Byte-Flits eingefügt. Transaktionsschicht (TL) Die Transaktionsschicht (TL) ist für die Umwandlung von Protokollnachrichten aus den eingehenden Kanälen der beiden UPLI-Schnittstellen (Originator/Completer) in ausgehende (TX) TL-Flits verantwortlich. Die TL wandelt auch die vom eingehenden (RX) DL empfangenen TL-Flits wieder in UPLI-Nachrichten auf den UPLI-Schnittstellen um. Aufgrund der Symmetrie der Schnittstellen ist das Format für die Empfangs- und Sendungsflits identisch. Jeder 64-Byte-Sendungsflit- und Empfangsflit-Kanal codiert die Informationen für einen UPLI-Anforderungskanal, einen Originator-Datenkanal, einen Leseantwort-/Datenkanal und einen Schreibantwortkanal. Die Transaktionsschicht unterstützt einen Streaming-Adresscache zur Komprimierung von Adressen. Dadurch kann die TL eine sehr hohe bidirektionale Protokolleffizienz erreichen, bei der Anfragen und Abschlüsse sowohl in TX- als auch in RX-Richtung übertragen werden. Sicherheit Die UALink-Sicherheitsfunktion, die als UALinkSec bezeichnet wird, dient dazu, den Datenverkehr in einem UALink-Netzwerk und Switches vor physischen Angreifern zu schützen. Der Angreifer kann zum Zeitpunkt des Angriffs anwesend sein oder ein Gerät (z. B. einen Interposer) platziert haben, um den UALink-Datenverkehr auszuspähen oder zu manipulieren. Darüber hinaus schützt UALinkSec in Plattformen, die Confidential Computing (CC) unterstützen, die Daten der Mandanten in einem UALink-Netzwerk und Switches vor dem Infrastrukturanbieter und anderen Mandanten, die sich im selben UALink-Pod befinden. CC setzt voraus, dass auf der Plattform eine vertrauenswürdige Ausführungsumgebung (TEE) (z. B. Intel TDX, AMD SEV und ARM CCA) vorhanden ist. Die TEE unter der Kontrolle des Mandanten ist für die Konfiguration von UALinkSec verantwortlich. Wenn UALinkSec aktiviert ist, bietet es Datenvertraulichkeit und optionale Datenintegrität (einschließlich Wiedergabeschutz). UALinkSec unterstützt die Verschlüsselung und Authentifizierung aller UPLI-Protokollkanäle – Anfragen, Leseantworten und Schreibantworten. Verwaltbarkeit Ein UALink-Pod besteht aus einem oder mehreren UALink-Beschleunigern, die über das UALink-Netzwerk verbunden sind und von einem UALink-Pod-Controller verwaltet werden. Jeder Beschleuniger wird auf einem UALink-Systemknoten gehostet, und der Beschleunigerverkehr kann über UALink-Switches durch die UALink-Struktur geleitet werden. Es können mehrere UALink-Pods verbunden werden, um noch größere Accelerator-Cluster zu erstellen. Die Kommunikation und Steuerung zwischen den Pods ist jedoch nicht in der UALink-Spezifikation festgelegt. Die UALink-Switches sind für das Routing des Datenverkehrs zwischen den Accelerators verantwortlich und werden von einer Software/Firmware namens Switch Management Agent verwaltet. Physische Switches sind in Hardware implementiert, können jedoch zum Zweck des Routings und der Erstellung virtueller Pods in mehrere Switches unterteilt werden. Oft werden physische Switches auf Switch-Plattformen gehostet, auf denen der Switch Management Agent auf einem Prozessor (z. B. einer x86-CPU oder einem Baseboard Management Controller) ausgeführt wird. Der Prozessor ist über eine Hochgeschwindigkeitsschnittstelle wie PCIe® mit jedem physischen Switch sowie mit einer Netzwerkschnittstelle für die Kommunikation mit dem Pod Controller verbunden. |
Kurtis Bowman, UALink Consortium Board Chair and Director, Architecture and Strategy at AMD, stated at IT Press Tour: “UALink is the only memory semantic solution for scale-up AI optimized for lower power, latency and cost while increasing effective bandwidth.”
UALink is an open industry standard scale-up interconnect set to transform data center connectivity. Tailored for ultra-high bandwidth and low-latency exchanges among homogeneous accelerated computing devices, UALink is key to unlocking a new epoch of compute efficiency. UALink is an open industry Interconnect standard meeting market demand for advanced AI Accelerator-to-Accelerator communication. The UALink Consortium was formed with the goal of developing interconnect technical specifications that facilitate direct load, store, and atomic operations between AI Accelerators. UALink is at the vanguard of innovation in the Artificial Intelligence and Machine Learning domains, providing an open ecosystem path to a dedicated accelerator interconnect leveraging the ubiquitous Ethernet ecosystem. By incorporating UALink Switches, accelerators with UALink capability, can expand the scale-up domain, creating ultra-high bandwidth multi-node Accelerator Pods. UALink also enables a simple software model by supporting load/store operations across an entire Pod of up to 1024 accelerators. The technologies developed by the UALink Consortium will have a lasting impact, improving performance, ease of use, and the TCO of demanding AI and HPC applications of the future. The Ultra Accelerator Link (UALink) Consortium, incorporated in October 2024, is an open industry standard group dedicated to developing the UALink specifications, a high-speed, scale-up accelerator interconnect technology that advances next-generation AI & HPC cluster performance. The consortium is led by a board made up of stalwarts of the industry; Alibaba, AMD, Apple, Astera Labs, AWS, Cisco, Google, HPE, Intel, Meta, Microsoft, and Synopsys. The Consortium develops technical specifications that facilitate breakthrough performance for emerging AI usage models while supporting an open ecosystem for data center accelerators. UALink primary areas of focus:
UALink 1.0 Specification – Available Now The UALink 200G 1.0 Specification, which defines a low-latency, high-bandwidth interconnect for communication between accelerators and switches in AI computing pods, is now available. The UALink 1.0 Specification enables 200G per lane scale-up connection for up to 1,024 accelerators within an AI computing pod, delivering the open standard interconnect for next-generation AI cluster performance. Ultra Accelerator Link™ (UALink™) is a new industry standard to enable scale-up interconnects for next generation AI workloads. The UALink 200G 1.0 Specification was initially developed by the UALink Consortium Promoter Group Members from Alibaba, AMD, Apple, Astera Labs, AWS, Cisco, Google, HPE, Intel, Meta, Microsoft, and Synopsys and is now also supported and adopted by more than 70 Contributor and Adopter Members. AI models are rapidly growing, demanding higher compute, memory, and interconnect performance. The cost and complexity of delivering reliable scale-up solutions is a significant burden for the entire industry. Scale-up solutions are critical to distribute AI models across a Pod with 100s of accelerators. There is a growing demand from the industry to establish standards-based scale-up network solutions for training and inference workloads. The UALink Consortium’s mission is to establish an open standard to deliver a scalable, performant, resilient and cost-effective networking solution for scale-up connections. UALink is designed to deliver scale-up solutions, optimized for area, latency and power, featuring
UALink enables scalable interconnect performance to match growth in compute, memory bandwidth and capacity. Interconnect performance scalability is met by enabling multi-node systems and a multi-plane switching ecosystem. The UALink 1.0 specification defines protocols and interfaces for low latency accelerator-to-accelerator communication. The UALink 1.0 specification supports a maximum data rate of 200 GT/s per lane. The signaling rate is higher at 212.5 GT/s to account for the bandwidth required by Ethernet Layer 1 for Forward Error Correction Code (FEC) and additional Layer 1 encoding. UALink lanes can be configured into various groupings: a single-lane Link (x1 Link), a dual-lane Link (x2 Link), or a quad-lane Link (x4 Link). A group of four lanes constitutes a Station, offering a maximum bandwidth of 800 Gbps each in transmit (TX) and receive (RX) directions. The number of accelerators and bandwidth allocated to each accelerator can be scaled to meet the demands of AI applications. A Pod may be partitioned into Virtual Pods. A Virtual Pod is a group of one or more Accelerators in the Pod that may communicate amongst themselves but not with any other Accelerator in the Pod. The Pod may be divided into Virtual Pods by partitioning the Switches into non-overlapping subsets of Ports on each Switch. The Ports within a subset can communicate with one another but not with any Port outside the subset. Switches provide the mechanisms to configure partitions. All Accelerators in a Pod have a unique Accelerator ID, regardless of Virtual Pod partitioning. A UALink stack includes a ▪ Protocol Layer ▪ Transaction Layer ▪ Data Link Layer ▪ Physical Layer Messages between accelerators are transmitted over UALink. UALink is a symmetrical protocol that supports the same set of messages and channels in both transmit and receive paths. These messages pass through multiple functional layers of the UALink stack. The UALink Stack consists of an independent UPLI (UALink Protocol Layer Interface) Originator and an independent UPLI Completer, along with logic units to implement the UALink Protocol Layers. The Completer and Originator are connected to a Transport Layer (TL). The TL converts the Protocol Channels into a TL Flit that is passed to the Data Link (DL) Layer. Similarly, the TL receives a TL Flit from the DL that is unpacked into the UPLI Protocol Channels received by the Completer and the Originator. A Completer interface receives requests from peer accelerators and returns responses. An Originator interface initiates requests targeting remote accelerators and receives responses in return. The UALink DL receives several TL Flits, adds CRC (Cyclic Redundancy Check) protection, a header to the Flit to form a DL Flit, and passes the DL Flit on to the UALink Physical Layer (PL). Similarly, the DL can receive DL Flits from the PL, strips the CRC and header from the Flit, and form TL Flits that are passed on to the TL. The UALink PL receives DL Flits and produces a code word with FEC encoding that is serialized and transmitted through a serial link. The PL can also receive a serialized code word with FEC from a link partner on a switch or accelerator to perform FEC decoding and convert that into a DL Flit. Physical Layer (PL) The UALink PHY is based on 802.3 Ethernet PHY. UALink is defined for one, two, or four serial lanes running at a serial rate of 212.5G (200GBASE-KR1/CR1, 400GBASE-KR2/CR2, 800GBASE-KR4/CR4), as well as a lower speed serial rate option of 106.25G (100GBASE-KR1/CR1, 200GBASE-KR2/CR2, 400GBASE-KR4/CR4). The PCS (Physical Coding Sublayer)/PMA (Physical Medium Attachment Interface) operates in additional codeword interleave modes, with reduced interleave, to achieve better FEC latency at the cost of decreased burst error correction. The PMD is unmodified from 802.3. Auto Negotiation and Link Training (AN/LT) is unmodified from 802.3. The 64B/66B encoding is a subset of what 802.3 supports. The PCS and RS (Reconciliation Layer – an interface between PCA and DL) require additional behavior to synchronize DL Flits to codewords, so that 640-byte Flits from the DL fit exactly into one RS (544, 514) codeword. This will optimize latency and minimize replay Flits. The DL generates a CRC as part of each 640-byte DL Flit. Data Link Layer (DL) The Data Link sits between the Transaction layer and the Physical Layer. The Data Link packs 64-byte Flits from the transaction layer into 640 Bytes Flits for the Physical Layer. The Data Link also provides a message service between link partners that originates and terminates at the Data Link layer. The message service is used for advertising the Transaction Layer rate, querying device and port ID on connected Link Partner, and other functions. The message service also provides a UART (Universal Anonymous Receiver Transmitter) style communication between link partners, intended for F/W (Firmware) communications. The Link level replay is provided on a 640 Byte Flit basis. A 32-bit CRC is computed, checked, and included as part of the 640 Byte Flit. Transaction Layer (TL) The Transaction Layer (TL) is responsible for converting protocol messages from the inbound channels of the two UPLI interfaces (Originator/Completer) into outbound (TX) TL Flits. The TL also converts TL Flits received from the inbound (RX) DL back into UPLI messages on the UPLI interfaces. Due to the symmetry of the interfaces, the format for both the Receive and Transmit Flits is identical. Each 64-byte Transmit Flit and Receive Flit Channel encodes the information for a UPLI Request Channel, Originator Data Channel, Read Response/Data Channel, and Write Response Channel. The Transaction Layer supports a streaming address cache to compress addresses. This enables TL to achieve a very high bidirectional protocol efficiency where requests and completions are transferred in both TX and RX directions. Security The UALink security feature, referred to as UALinkSec, is intended to protect traffic on a UALink network and switches from a physical adversary; the adversary might be present at the time of the attack or may have placed a device (e.g., an interposer) to snoop or tamper with the UALink traffic. Additionally, in platforms that support Confidential Computing (CC), UALinkSec protects the Tenant data on a UALink network and switches from the infrastructure provider and other Tenants co-located on the same UALink Pod. CC implies that a Trusted Execution Environment (TEE) (e.g., Intel TDX, AMD SEV and ARM CCA) exists on the platform. The TEE under the control of the Tenant is responsible for UALinkSec configuration. When enabled, UALinkSec provides data confidentiality and optional data integrity (including replay protection). UALinkSec supports encryption and authentication of all the UPLI protocol channels – requests, read responses, and write responses. Manageability An UALink Pod is comprised of one or more UALink Accelerators connected via the UALink network and managed by a UALink Pod Controller. Each Accelerator is hosted on a UALink System Node, and Accelerator traffic may be routed through the UALink fabric via UALink Switches. Multiple UALink Pods may be connected to create even larger Accelerator clusters; however, inter-Pod communication and control is not specified by the UALink specification. The UALink Switches are responsible for routing traffic between Accelerators and are managed by software/firmware called a Switch Management Agent. Physical Switches are implemented in hardware but may be partitioned into multiple Switches for the purpose of routing and creating Virtual Pods. Often, Physical Switches are hosted on Switch Platforms that run the Switch Management Agent on a processor (such as an x86 CPU or a Baseboard Management Controller). The processor is attached to each Physical Switch via a high-speed interface such as PCIe®, as well as to a network interface for communication with the Pod Controller. |
Dr. Jakob Jung ist Chefredakteur Security Storage und Channel Germany. Er ist seit mehr als 20 Jahren im IT-Journalismus tätig. Zu seinen beruflichen Stationen gehören Computer Reseller News, Heise Resale, Informationweek, Techtarget (Storage und Datacenter) sowie ChannelBiz. Darüber hinaus ist er für zahlreiche IT-Publikationen freiberuflich tätig, darunter Computerwoche, Channelpartner, IT-Business, Storage-Insider und ZDnet. Seine Themenschwerpunkte sind Channel, Storage, Security, Datacenter, ERP und CRM.
Dr. Jakob Jung is Editor-in-Chief of Security Storage and Channel Germany. He has been working in IT journalism for more than 20 years. His career includes Computer Reseller News, Heise Resale, Informationweek, Techtarget (storage and data center) and ChannelBiz. He also freelances for numerous IT publications, including Computerwoche, Channelpartner, IT-Business, Storage-Insider and ZDnet. His main topics are channel, storage, security, data center, ERP and CRM.
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